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11月10日，华为麒麟官方账号完整披露了首款"逻辑折叠"τ芯片麒麟9050系列的技术参数：混合键合超过5000万处、有效信号互连超过500万条、晶体管密度提升53.5%——而这一切没有依赖新的光刻工艺。原理一句话可以讲清：逻辑折叠不是把晶体管做小，而是把平铺的电路"折"成上下两层硅片，让信号少走平面上的远路、改坐垂直"电梯"，用缩短的空间距离换来密度、速度和功耗三重收益。东方财富
堆叠是把两张纸摞起来，折叠是把一张纸对折
华为半导体无线终端芯片产品管理部部长徐松余在10月13日的麒麟芯片技术交流会上，用一个比喻划清了边界：芯片堆叠相当于把两张纸摞在一起，逻辑折叠相当于把一张纸对折一下——前者是功能独立的模块封装到一起、靠芯片间互联通信，后者在设计之初就引入三维视角，把多颗DIE当作一颗完整芯片协同设计，属于片内互联。落到制造上，是把硅片衬底磨除、只保留最薄的有源层和铜互连结构，然后让两片晶圆的铜连接点直接对齐键合，在300到350摄氏度的温度下完成连接，不使用传统的焊料凸点。这种铜对铜直接键合，寄生电阻更低、信号延迟更小。知乎经济观察报
上下两层之间"电梯"的密度是关键变量：麒麟9050 Pro目前的混合键合间距为1.5微米，华为计划在2027年进一步缩小至1微米，并探索更多层的逻辑折叠。何庭波在论文里用一个叫"齿比"的参数衡量它——混合键合间距与芯片顶层金属线路间距的比值；齿比逼近1时，两片晶圆之间的连接密度与芯片内部线路密度基本持平，上下两层对设计师来说就像同一片晶圆上的两个金属层，逻辑折叠的架构优势才能充分发挥。知乎经济观察报
三本账：密度、主频、电压
密度是第一本账。据何庭波披露，麒麟2026的晶体管密度从约每平方毫米1.55亿提升至2.38亿个（官方口径为提升53.5%）——提升来自两层电路共用同一个平面投影，而不是晶体管尺寸缩小。第二本账是速度：逻辑门之间的距离被垂直互连大幅压缩后，发布会与第三方实测共同指向同一个数字——关键路径时延下降30%。效果直接反映在主频上：何庭波论文披露，麒麟性能核主频从2023年的2.6GHz、2024年的2.65GHz、2025年的2.75GHz——三年累计不足6%——在转向逻辑折叠后升到3.1GHz，单代涨幅超过12%。东方财富微博
第三本账最容易被忽略：功耗。何庭波7月更新的韬定律论文V2给出了一组同制程等性能实测——麒麟2026对比用传统平面架构的上代9030 Pro，工作电压从1.1伏降到0.9伏，功耗下降41%，芯片面积缩小37.5%。走线短了、延迟小了，芯片就不必靠加压来保住时序——这正是"时间缩微"的物理逻辑。落到用户侧，官方披露第四代马良GPU性能提升40%、新一代达芬奇NPU算力提升140%，30B MoE端侧大模型能在仅新增2.5GB内存占用的情况下于手机上流畅运行、较上一代节省75%内存占用。不过何庭波同时说明，当前方案仍然保守：折叠只应用在了部分关键路径上，没有覆盖整颗芯片——上面的数据还不是这套架构的全部潜力。经济观察报知乎
从一次演讲，到381款芯片
5月25日，在2026国际电路与系统研讨会上海站，华为公司董事、半导体业务部总裁何庭波以《半导体新路径探索与实践》为题发表主旨演讲，正式发表"韬（τ）定律"——这是中国在全球半导体领域首次提出指导产业发展的新原则。名字取自时间常数τ——信号传播的延迟；华为给出的实践注脚是，基于这条路径六年间已成功设计并量产381款芯片。徐松余对这条路线的通俗概括是：随着工艺逼近物理极限，几何缩微的收益越来越小，华为提出以"时间缩微"替代几何缩微，核心思路是压缩信号传播时延，“让数据少绕路，让计算不用等”。人民日报微博界面新闻
“不就是3D堆叠换了个词？”
社区里的质疑确实存在，在极客湾《逻辑折叠深度解析》视频的讨论区，高赞回答直言"本质就是3D堆叠，换了一个概念，前几年很多公司都在做"。从技术史看，3D集成、混合键合都不是华为发明的新东西，台积电、英特尔也在各自推进堆叠与先进封装路线；芯片行业分析师林美炳的判断是，韬定律是对当前半导体技术演进的重新阐释，即使没有外部制裁限制，华为也会走这个方向。知乎经济观察报
华为官方对这条路线的定位说得更直接。徐松余在回应"逻辑折叠能在多大程度上弥补先进制程差距"时留了余地：时间缩微的收益不仅是晶体管密度，还包括性能与能效改善，不同企业会根据自身条件选择技术路径，未来在某个阶段、某个节点，不同路线可能"殊途同归"。更根本的是边界：何庭波在论文中写明，韬定律并非放弃先进制程，而是在现有制程节点固定的条件下，通过系统性的时间优化持续提升性能。界面新闻经济观察报
折叠的账单：散热、成本和EDA
密度翻上去的另一面是热量集中。传统的被动散热大约只能支撑每平方厘米100瓦的功率密度，而据经济观察报报道，华为目前的方案是在封装上下两层覆盖CVD金刚石散热层、中间开设微米级液冷通道注入氟化液，能支撑每平方厘米约300瓦的功率密度。台积电也在研发同类金刚石加液冷方案，但量产预计在2028到2029年；且在CoWoS等2.5D封装的产能与生态上，台积电仍占全球八成以上份额。
成本同样直白：据经济观察报报道，每多堆叠一层晶圆，就要多做一轮完整的光刻、薄膜沉积和化学机械抛光流程，设备和材料用量接近翻倍。这也是折叠芯片目前集中在顶配机型的原因：9月首发麒麟9050 Pro的Mate XT 2非凡大师售价19999元起。麒麟9050系列搭载于Mate 90 Pro Max，而Mate 90标准版和Pro版用的仍是传统平面架构的麒麟9030系列。36氪东方财富
最硬的瓶颈在工具链。逻辑折叠要求设计工具把多层堆叠的晶圆当作一个整体来处理、在最小电路单元层级做跨层分配，而国产EDA与海外差距约5到10年；何庭波也把EDA列为排在首位的未解决挑战，华为目前只有初步的内部工具。徐松余则毫不避讳地列出了完整的待解清单：工具链与方法论、工艺差异补偿、跨层互联开销优化、能耗控制、基准测试方法。经济观察报知乎
接下来看什么
论文路线图上，2030年晶体管密度目标是2.92亿个/mm²、主频4.3GHz，2031年目标突破4亿个/mm²——何庭波称这个密度水平将达到1.4纳米制程的同等水平。产品节奏上，基于逻辑折叠的麒麟9050系列已经量产，下一代麒麟2027芯片进入测试阶段、测试结果符合预期。经济观察报知乎
自2023年8月麒麟回归以来，基于麒麟芯片的华为终端产品累计发货已突破亿台，这给逻辑折叠提供了摊薄成本的出口。支撑这条路线的投入也在加码：2026年上半年华为研发投入1214亿元、研发费用率25.9%，折算日均超过6.7亿元。界面新闻知乎
对用户而言，逻辑折叠已经被9050系列证明不是PPT技术：在同一片制程节点上，密度、频率、功耗三个数字由架构和互联设计而非光刻工艺改写。但它真正的考验在后几代——键合间距从1.5微米向1微米的逼近、层数从2向更多的扩展，每一代能否继续兑现两位数的密度收益，同时把良率、散热和成本按住，才是"不用更小制程也提密度"这条路的及格线。
